vhdl与verilog的区别是什么？
1、意思不一vhdl：是一种用于电路设计的高级语言。verilog：是一种硬件描述语言。2、来源不一vhdl：诞生于1982年，来自ADA。verilog：是由Gateway设计自动化公司的工程师于1983年末创立，来自C语言。3、层次不一vhdl：语法严谨，比较难学，在欧洲和国内有较多使用者。verilog：易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行。vhdl如图：verilog如图：4、特点不一vhdl：具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。verilog：具有设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。5、用途不一vhdl：主要用于描述数字系统的结构，行为，功能和接口。verilog：以文本形式来描述数字系统硬件的结构和行为的语言，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
vhdl与verilog的区别是什么？
vhdl与verilog的区别为：不同、用途不同、编程层次不同。一、不同1、vhdl：vhdl是一种用于电路设计的高级语言。2、verilog：verilog的为。二、用途不同1、vhdl：vhdl主要用于描述数字系统的结构，行为，功能和接口。2、verilog：verilog以文本形式来描述数字系统硬件，可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。三、编程层次不同1、vhdl：vhdl来自ADA，语法严谨，比较难学，在欧洲和国内有较多使用者。2、verilog：verilog来自C 语言，易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行。
vhdl语言设计中，信号和变量的区别
VHDL提供了SIGNAL和VARIABLE这两种对象来处理非静态数据，同时提供了CONSTANT、GENERIC来处理静态数据。
信号可以在PACKAGE、ENTITY和ARCHITECTURE中声明，而变量只能在一段顺序描述代码的内部声明。因此，信号是全局的，而变量通常是局部的。
变量的值通常是无法直接传递到PROCESS外部的。如果需要进行变量值的传递，则必须把这个值赋给一个信号，然后由信号将变量值传递到PROCESS外
部。另一方面，赋予变量的值使即刻生效的，在此后的代码中，此变量将使用新的变量值。这个一点和PROCESS中使用的信号不同，新的信号值通常只有在整
个PROCESS运行完毕后才开始生效。
VHDL中的信号代表的是逻辑电路中的“硬”连线，既可以用于电路单元的输入/输出端口，也可以用于电路内部各单元之间的连接。实体的所有端口都默认为信号。信号定义的格式如下：
SIGNAL
name:type [range] [:= initial_value]；
有关信号的最重要一点是，当信号用在顺序描述语句（如PROCESS内部）中时，它并不是立即更新的，信号值是在相应的进程、函数或过程完成后才进行更新的。当对信号进行赋初始值的操作是不可综合的，只能用来进行仿真。
变量仅用于局部的电路描述。它只能在PROCESS，FUNCTION和PROCEDURE内部使用，而且对它的赋值是立刻生效的，所以新的值可以再下一行中立即使用。仅用于顺序描述代码中。
VHDL语言中3类客体常数,变量和信号的实际物理含义是什么?
没有物理意义，常数，变量和信号都是一些特殊的标识符，用于编程的。如果硬要说有实际物理意义的，大概信号算有点。
解释一下，常数：为了使设计实体中的常数更易于阅读和修改。定义用某个标识符代替某个数字，如果要修改这个数字的话，只要在定义常数的地方做改动就可以了，不需要一个一个去改。
变量：局部变量，作用范围局限在进程语句、函数语句中。是局部数据存储，可以把它看成是一个寄存器吧。而且仿真的时候不像信号那样，等时钟信号到来时才进行赋值，变量是即时赋值的。
信号：描述硬件系统的基本数据对象，它类似于连接线，除了没有数据流动方向的说明以外，性质与实体的端口概念一致。变量的值可以传递给信号，反之却不可行。
